How to use a timing diagram template.
- 01信号一覧を定義する
まず、クロック、イネーブル、データバス、リセットなど、すべての信号を一覧にします。CLK、D、Q、RSTのように、意味のある名前を付けましょう。
- 02クロック特性を設定する
各クロック信号について、周波数、デューティサイクル、エッジ極性を指定します。ツールが正しいタイミングで周期波形を自動生成します。
- 03タイミング制約を追加する
エッジをドラッグするか、伝搬遅延、セットアップ/ホールド時間、パルス幅を正確に入力します。ビジュアルエディタは標準的な時間単位（ns、ps、クロックサイクル）にスナップします。
- 04注釈と強調表示を加える
重要な遷移にラベルを付け、禁止領域を示し、信号を色分けして見やすくします。図上に直接テキストメモを追加することもできます。
- 05エクスポートして共有する
図をPDF、SVG、PNGとしてダウンロードできます。また、編集可能な状態を保ったまま、リンクでドキュメントに埋め込めます。
Questions about timing diagram templates
デジタル論理タイミング図とは何ですか？
タイミング図は、デジタル信号の時間的な変化を示す図です。波形線（論理レベルのHigh/Low）で入力信号と出力信号の動作を表し、フリップフロップ、カウンタ、ステートマシンなどの同期システムを理解するうえで欠かせません。
タイミング図でクロック信号を表すにはどうすればよいですか？
クロック信号は、HighとLowが交互に現れる繰り返しの矩形波として描きます。通常は周期（例：10 ns）とデューティサイクル（例：50%）を指定します。立ち上がりエッジと立ち下がりエッジには矢印を付け、エッジトリガーのイベントを示します。
セットアップ時間とホールド時間とは何ですか？
セットアップ時間は、アクティブなクロックエッジの前にデータ入力を安定させておく必要がある最小時間です。ホールド時間は、アクティブなクロックエッジの後もデータを安定させておく必要がある最小時間です。これらに違反するとメタステーブルが発生します。タイミング図では、網掛けやマーカーでこの時間範囲を視覚的に示します。
コードからタイミング図を自動生成できますか？
はい。VHDL/Verilogのテストベンチ断片や、簡単なタイミングスクリプトを利用できます。信号の遷移をテキスト形式で記述すると、エンジンが正確な図を生成します。手作業で描くよりもはるかに短時間で作成できます。
作成後の図も編集できますか？
生成した図はすべて完全に編集できます。エッジのタイミング調整、信号の追加、色の変更をいつでも行えます。保存したリンクから、後で図を開いて編集することもできます。