La demande
“Dessiner le chronogramme d’un registre 4 bits avec une horloge de huit cycles, un reset asynchrone activé pendant deux cycles, quatre valeurs D et Q maintenue à 0 avant d’afficher les valeurs capturées.”
Essayez ensuiteAjouter un signal d’activation de l’horloge.Passer le reset en logique active à 0.
Ce que contient ce dessin
Comprenez les décisions qui le sous-tendent.
01
Le reset asynchrone prend le pas sur l’horloge
02
La sortie est forcée à 0 au même instant que l’activation du reset
03
Les données sont capturées au front d’horloge suivant la désactivation du reset
À utiliser pour tout circuit numérique séquentiel doté d’un reset asynchrone afin de vérifier son comportement temporel.