السيناريو
يعمل فريق عتاد على تصميم معالج RISC-V ينفذ التعليمات بالترتيب، مع مخابئ مدمجة على الشريحة لنظام IoT SoC. يساعد مخطط الكتل على تقسيم التصميم، وتوزيع المهام على الفرق، وفهم تدفقات البيانات بين مراحل خط الأنابيب والذاكرة.
ما الذي يتضمنه هذا الرسم
اقرأ القرارات الكامنة وراءه.
01
خط أنابيب من 5 مراحل ينفذ التعليمات بالترتيب (الجلب، وفك الترميز، والتنفيذ، والكتابة الخلفية)
02
مخابئ L1 منفصلة للتعليمات والبيانات للوصول المتوازي
03
مخبأ L2 موحد لتحقيق توازن بين المساحة ومعدل الإصابة
04
واجهة DRAM خارجية عبر متحكم الذاكرة
عند توضيح البنية الدقيقة عالية المستوى لنواة RISC-V مع نظام المخابئ لمعماريي الأنظمة، ومهندسي التحقق، والطلاب.