El escenario
Un equipo de hardware está diseñando un procesador RISC-V en orden con cachés integradas para un SoC de IoT. El diagrama de bloques ayuda a dividir el diseño, asignar equipos y comprender los flujos de datos entre las etapas de la tubería y la memoria.
Qué hay en este dibujo
Lee las decisiones que hay detrás.
01
Tubería de 5 etapas en orden (Fetch, Decode, Execute, Writeback)
02
Cachés L1 de instrucciones y datos separadas para permitir accesos en paralelo
03
Caché L2 unificada para equilibrar el área y la tasa de aciertos
04
Interfaz DRAM externa mediante un controlador de memoria
Para comunicar la microarquitectura general de un núcleo RISC-V con subsistema de caché a arquitectos de sistemas, ingenieros de verificación o estudiantes.