Le scénario
Une équipe matériel conçoit un processeur RISC-V à exécution dans l'ordre, doté de caches intégrés, pour un SoC IoT. Le diagramme en blocs aide à répartir la conception, attribuer les responsabilités et comprendre les flux de données entre les étages du pipeline et la mémoire.
Ce que contient ce dessin
Comprenez les décisions qui le sous-tendent.
01
Pipeline à 5 étages en ordre (Fetch, Decode, Execute, Writeback)
02
Caches L1 d'instructions et de données séparés pour des accès parallèles
03
Cache L2 unifié pour équilibrer la surface et le taux de succès
04
Interface DRAM externe via un contrôleur mémoire
À utiliser pour présenter la microarchitecture générale d'un cœur RISC-V et de son sous-système de cache à des architectes système, des ingénieurs en vérification ou des étudiants.